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Dynamischer Direktzugriffsspeicher Zusamenfassend Theater (auf Niederländisch - dynamischer Direktzugriffsspeicher) ist ein Typ RAM wo jeder Informationsbit wie eine elektrische Ladung in einem kleinen Kondensator einer adressierbaren Speicherzelle gespeichert. Die kleine gespeicherte Ladung leckt jedoch aus und muss daher regelmäßig gelesen und zurückgeschrieben werden, um die Ladung aufrechtzuerhalten. Aufgrund dieser Aktualisierung wird es dynamischer RAM im Gegensatz zu statischem RAM genannt SRAM dessen Speicherzelle aus a . besteht Flip Flops mit sechs Transistoren.

Eine hohe Dichte dynamischer Speicherzellen konnte nur durch deren Integration auf einem Halbleiterwafer unter Verwendung von lithographische Techniken. Dabei wird eine große Anzahl von Speicherzellen in eine Matrix aus Zeilen und Spalten gelegt, in der jede Zelle separat adressiert werden kann. Die gesamte Speichermatrix muss in regelmäßigen Abständen aufgefrischt, d. h. mit einem Leseverstärker gelesen und zurückgeschrieben werden. Dies geschieht durch die Hardware- in ErinnerungChip selbst gemacht. Die Hardware im Speicherchip ermöglicht es, eine ganze Reihe der Matrix auf einmal effizient aufzufrischen, ohne dass die Daten den Chip verlassen müssen.

DRAMs und SRAMs verlieren bei Stromausfall die Daten und werden daher auch als flüchtige Speicher bezeichnet.

Aufbau und Integration der dynamischen Speicherzelle

3T-1C Zelle mit parasitärer Kapazität C.

Es versteht sich von selbst, dass nur durch deren Integration auf einem Halbleiterwafer hohe Dichten von mehreren Hunderttausend bis Millionen von Speicherzellen erreicht werden können. ^[1]. Vor 1968 bestanden die dynamischen Speicherzellen ausschließlich aus einer Kombination von drei bis vier Zellen MOS-Transistoren mit einem Ladungsspeicher in parasitären Kapazitäten (3T-1C Zellen). Sie wurden in der I1103 verwendet Chip von Intel, der erste kommerzielle DRAM mit einer Kapazität von 1 Kbit, der 1970 auf den Markt kam. Dieser DRAM bestand aus P-Kanal-MOS-Transistoren und hatte die Besonderheit, anstelle einer herkömmlichen Metallschicht Gate-Elektroden zu verwenden, die aus einer P-stark dotierten polykristallinen Siliziumschicht bestanden. Und so kam es dass der Grenzspannung der MOSFETs auf 1,6 V statt 2,7 V für Aluminium reduziert. Allerdings war die zum Platzieren dieser Zellen erforderliche Oberfläche groß, was ihre Anzahl pro Quadratmillimeter auf mehrere Tausend begrenzte.

1T-1C DRAM-Zelle

Das änderte sich 1968, als Robert H. Dennard von IBM eine Speicherzelle erfunden, die nur aus zwei Komponenten besteht, nämlich a MOSFET und ein MOS Kondensator in dem eine Last gespeichert werden könnte. Der MOS-Transistor wirkt als Schalter, um den Ladezustand des Kondensators zu ändern oder abzufragen. Zur Durchführung dieser Operationen sind nur zwei aktive Leiterbahnen erforderlich, die sogenannte Wortleitung und die Bitleitung. Am Schnittpunkt dieser Leitungen ist die Speicherzelle vorgesehen. Mit einer nur aus zwei Komponenten bestehenden Speicherzelle lassen sich nun sehr hohe Integrationsdichten erreichen, bei denen eine Vielzahl von Zellen in einer Matrix angeordnet sind. Jede Zelle des Arrays kann einzeln adressiert werden. Da die im Kondensator gespeicherte Ladung mit der Zeit nachlässt, ist es notwendig, seinen Ladezustand regelmäßig aufzufrischen. Dieser Vorgang wird Regeneration genannt. Alle zur Steuerung des Speichers notwendigen Schaltungen, nämlich Adressieren, Schreiben, Lesen und Regenerieren, werden in MOS-Technik auf derselben Platte aufgebracht, so dass die Anzahl der Verbindungen außerhalb des Chips begrenzt bleibt.

Die ersten auf dem Markt erschienenen 1T-1C-DRAM-Speicher wurden mit der bestehenden planaren NMOS-Technologie hergestellt, bei der sowohl die Gate-Elektrode als auch die Kondensatorplatte aus einer einzigen auf dem Siliziumdioxid abgeschiedenen Metallschicht bestehen. Die Bitleitung besteht aus einem langgestreckten stark dotierten N-Gebiet in einem P-Typ-Siliziumsubstrat und enthält die Source-Gebiete einer Vielzahl von linearen MOSFETs. Die N-Drain-Gebiete dieser MOSFETS sind mit einem erweiterten N-Gebiet verbunden, das die zweite Platte des Kondensators bildet.

Integrieren des 1T-1C - Draufsicht

Integrieren des 1T-1C-Zell-Querschnitts

Die Wortleitung ist ein langer Metallleiter oben auf der mit Siliziumdioxid bedeckten Halbleiteroberfläche und erstreckt sich senkrecht zur Bitleitung. Die Speicherzelle befindet sich am Schnittpunkt von Wort- und Bitleitungen. Verlängerungen der Wortleitung bilden die Gates eines Arrays von MOSFETs. Wie auf dem Bild zu sehen ist, wird die von dieser Metall-Metall-Zelle eingenommene Fläche hauptsächlich durch die Fläche des MOS-Kondensators bestimmt. Die Speicherdichte wurde daher auf etwa viertausend Zellen (4 Kbit) pro Chip begrenzt. Um eine höhere Dichte zu erreichen, mussten sowohl die Abmessungen des Kondensators als auch des MOSFET sowie deren Abstand reduziert werden. Durch Verwendung einer einzigen stark dotierten polykristallinen N-Schicht, aus der sowohl die Gate-Elektroden als auch die Kondensatorplatten (1-PolySi-Zelle) gebildet werden konnten, wurde die Dichte um einen Faktor von 16 (64 Kbit) erhöht. Die Verwendung von polykristallinem N-Silizium als Leiterschicht erforderte neue und verbesserte Herstellungstechniken, einschließlich der Verwendung von Oxid- und Nitridschichten (ONO), um die erforderliche Maskierung durchführen zu können. Der Herstellungsprozess beinhaltete die Verwendung von vier bis fünf Lithografiemasken, die sehr genau ausgerichtet werden mussten. Kurz darauf wurden sogar zwei separate PolySi-Schichten aufgebracht, eine für die Kondensatorplatte und eine zweite für die Gate-Elektrode (Doppel-Polysilizium-Zelle). Dies führte zu einer weiteren Verkleinerung der Speicherzelle. Der 16.384 x 1bit DRAM-Chip MM5290 von Nationaler Halbleiter ist ein Beispiel dafür.

Um die Dichte weiter zu erhöhen, mussten die Abmessungen aller Komponenten auf dem Chip reduziert werden, auch die der peripheren Logikschaltungen. Dabei wurde das Konzept der Skalierung angewendet, bei dem nicht nur die geometrischen Abmessungen, sondern auch die Versorgungsspannung und die Dotierungskonzentrationen aufeinander abgestimmt angepasst wurden. Wenn Sie eine DRAM-Version mit einer Versorgungsspannung von 6 V statt 12 V herstellen möchten, müssen Sie einen Skalierungsfaktor verwenden ${Anzeigestil K}$ bewerben ${Anzeigestil 6/12=0.5}$. Die seitlichen und vertikalen Abmessungen werden auf die Hälfte reduziert, während die Dotierungskonzentrationen verdoppelt werden müssen. Speicherdichte steigt um Faktor ${displaystyle 1/K^{2}=4}$ (256 Kbits) und die Verlustleistung pro Zelle sinkt um den Faktor ${Anzeigestil K^{2}=0,25}$ damit die Leistung pro Flächeneinheit gleich bleibt (=1). Eine typische skalierte Speicherzelle hat die folgenden Eigenschaften: Gate-Länge MOSFET = ${Displaystil 2m}$, Gateoxiddicke = 250 Angström, NP-Übergangstiefe ${Anzeigestil 0,3 µm}$, Fläche pro Bit = ${displaystyle 40{mum}^{2}}$. Um den Widerstand und die Kapazität der Bitleitung zu reduzieren, wird häufig ein Aluminiumleiter verwendet, der an regelmäßigen Stellen Bitleitungssegmente kontaktiert.

DRAM-Zelle mit Stapelkondensator

Das Skalierungskonzept stößt natürlich an seine Grenzen, da im Moment die für den Kondensator zur Verfügung stehende Fläche zu klein wird und damit auch die speicherbare Ladung. Schließlich ist diese Ladung proportional zur Oberfläche. Wenn die Leseverstärker beim Lesen nicht mehr zwischen dem vorhandenen elektrischen Rauschen und dem Ladezustand der adressierten Zelle unterscheiden können, ist die Grenze erreicht.

DRAM-Zelle mit Kondensator in Nut

Eine weitere Erhöhung der Dichte konnte nur durch eine Verbesserung der Struktur und des Aufbaus des Kondensators erreicht werden, so dass eine größere Ladung gespeichert werden kann. Bei DRAMs mit einer Kapazität von mehr als 256 Kbit werden erfolgreich zwei Strukturen verwendet. Der erste verwendet einen Stapelkondensator, der oben auf der Oberfläche der Speicherzelle montiert ist und im Wesentlichen deren gesamte Oberfläche bedeckt. Bei dieser STC-Zelle (Stacked Capacitor Cell) kann für den dünnen Kondensator ein Material mit hoher Spannungsfestigkeit (Isolationsschicht) verwendet werden. Permittivität wie Si3N4 oder Ta2O5 verwendet. Die zweite Struktur vergrößert die Oberfläche des Kondensators, indem sie die dritte Dimension nutzt und den Kondensator in eine zuvor in die Halbleiteroberfläche geätzte Nut oder Grube einfügt (Trench Capacitor 3D-Zelle). Die Nut oder Grube wird mit einer Oxid-Nitrid-Oxid-(ONO)-Isolierschicht versehen und dann mit einer Schicht aus stark dotiertem polykristallinem Silizium gefüllt, die als Kondensatorplatte dient.

Die Gedächtnismatrix

DH9294 von Advanced Micro Devices (AMD) 1024 Bit 1024 Wort. Chipgröße 3,7 x 3,7 mm ( -5%)

In den meisten Fällen ist die Speichermatrix in Blöcke oder Subarrays aufgeteilt. Der Hauptgrund hierfür liegt in der Anordnung von Leseverstärkern und Puffern, deren Breite größer ist als die von in einer Spalte angeordneten Speicherzellen. Wenn sie am Rand einer einzelnen Matrix platziert werden, werden die Bitleitungen unnötig lang, was ihre Kapazität und ihren Widerstand erhöht. Ersteres hat eine Abnahme des Nutzsignals beim Lesen des Kondensatorinhalts und letzteres eine Abnahme der Ladegeschwindigkeit der Bitleitung zur Folge. Außerdem muss der Abstand zwischen den Bitleitungen ausreichend groß sein, was sich nachteilig auf die Speicherdichte auswirkt. Werden die Leseverstärker zwischen zwei Blöcken platziert (Open Bitline Architecture – OBLA), halbiert sich die Länge der Bitleitung und damit auch deren Kapazität und Widerstand. Um mehr Platz zwischen den Bitleitungen zu schaffen und die elektrische Interferenz zwischen den Wortleitungen und den Bitleitungen zu reduzieren, wurden die halben Bitleitungen später zurückgefaltet, um nebeneinander zu liegen (Folded Bitline Architecture – FBLA). Am Schnittpunkt zwischen der Wortleitung und der Bitleitung ist nun abwechselnd eine Speicherzelle vorhanden. Der Leseverstärker ist mit zwei benachbarten aktiven Bitleitungen verbunden, deren Eigenschaften nun nahezu identisch sind, so dass zwischen beiden kein Ungleichgewicht mehr besteht. Auf beiden Bitleitungen vorhandene Störsignale werden durch die als Differenzverstärker wirkenden Leseverstärker automatisch eliminiert. Die Leseverstärker befinden sich nun auf der einen Seite der Matrix und die Spaltendecoder auf der anderen.

Als Beispiel für eine Aufteilung in Blöcke nehmen wir einen dynamischen Speicher von 1024 Bit mit 1024 Wörtern von 1 Bit (1 Kbit). Um 1024 Zellen anzusprechen hat man ${displaystyle log_{2}1024=10}$ Adresszeilen erforderlich. Eine mögliche Organisation in einer einzigen Matrix kann unter Verwendung von 64 Wortleitungen und 16 Bitleitungen erreicht werden. Eine Aufteilung in zwei Untermatrizen ergibt 32 Wortleitungen mit 16 Bitleitungen für jede Matrix. Zur Adressierung einer einzelnen Wortleitung hat man nun ${Displaystil-Log _{2}64=6}$ Adressleitungen und nur zur Adressierung einer einzelnen Bitleitung ${displaystyle-Protokoll _{2}16=4}$, zusammen 10 Adresszeilen.

Operation

Module mit DRAM-Speicher

Ein Chip mit dynamischem RAM hat die Adressleitungen gemultiplext. Das heißt, es gibt nur die Hälfte der benötigten Adresszeilen und die Adressübergabe erfolgt in zwei Schritten, nämlich dem Warteschlange und der Säule.

Um ein Bit zu lesen oder zu schreiben, gehen Sie wie folgt vor.

Die Hälfte der Adresse (normalerweise die niedrigsten Bits) wird auf die Adresseingänge (A) gelegt. Die RAS-Leitung (Row Address Strobe) wird aktiviert.

Der Zeilenadressdecoder (grün) dekodiert die Adresse und wählt eine Zeile aus der Matrix (blau, siehe Abbildung rechts) von Speicherelementen aus. Die gesamte Zeile wird in den Puffer kopiert (rot).

Nun wird die Leitung R/W (Read/Write) auf den richtigen Pegel gesetzt und (beim Schreiben) das Datenbit auf die Leitung Data gesetzt.

Dann wird die andere Hälfte der Adresse auf die Adresseingänge gelegt und die Leitung CAS (Column Address Strobe) aktiviert. Der Spaltenadressdecoder (grün) decodiert die Adresse und das Datenbit wird im Puffer gespeichert oder ein Bit aus dem Puffer wird auf die Datenleitung gelegt.

Abschließend werden CAS und RAS wieder inaktiv gemacht. Sobald RAS inaktiv wird, wird der Puffer in die richtige Zeile der Matrix (blau) zurückkopiert und die Datenzeile zeigt das von CAS ausgewählte Bit.

Für jedes Bit wird also eine blaue Matrix benötigt. Die gezeigte Schaltung entspricht in der Regel einem Chip, so dass 8-Bit-Speicher dann 8 Chips parallel benötigt.

Schneller Seitenmodus-DRAM (FPM DRAM)

Mit Fast Page Mode DRAM (FPM DRAM) ist es möglich, mehrere Bits der gleichen Zeile nacheinander direkt aus dem Puffer zu lesen. Zuerst wird RAS aktiviert. Dann kann der Prozessor mit CAS die Bits im Puffer adressieren. Abschließend wird RAS wieder deaktiviert.

Aktualisierung

Aus dem Obigen geht hervor, dass eine ganze Zeile aus der Matrix durch das Lesen der Zeile aktualisiert wird. Der Einsatz von CAS ist hierfür nicht erforderlich.

Separate Datenleitungen

Einige DRAM-Chips haben separate Ein- und Ausgänge für Daten. Der Ausgang ist jedoch dreistaaten und nicht selten Ein- und Ausstieg am PCB direkt verbunden.